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什么是摩尔定律(什么是摩尔定律)
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发布时间：2019-02-08加入收藏来源：互联网点击：
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正方：已博通公司CTO Henry Samueli早在2013年就表示过，15年后摩尔定律就不管用了，称现有半导体工艺将在5 nm阶段达到极限。
张汝京在2014年接受媒体采访时表示，摩尔定律极限是14nm，但是随着相关厂商在封装技术与材料方面的优势，该极限可扩充至7nm。
英伟达CEO黄仁勋在CES 2019上说，长期以来一直认为的 " 计算机处理能力将每两年翻一番 " 的摩尔定律，已经达到了它的发展极限。
一代巨擎张忠谋于2014年便在公开场合表示，摩尔定律正在苟延残喘，预计还有5-6年寿命。而在2017年时，他认为摩尔定律现在更多反映经济学定理，即单位晶体管的价格会每两年减少1半，但在2025年就很难达到。
反方：活着台积电研发负责人、技术研究副总经理黄汉森博士说道：毋庸置疑，摩尔定律依然有效且状况良好，它没有掉、没有减缓。他甚至在PPT中提及，到2050年，晶体管特征尺寸将到达0.1nm。
“摩尔定律已经了？”英特尔说这是误导，它活得很好。
全球光刻机之王ASML的CEO Peter Wennick说，其实他们的技术规划已经推进到了2030年，请张忠谋放心。
摩尔定律是什么？摩尔定律创始人 图源 | nanohub.org
进入正题前，先解释晶体管。第一个晶体管是1947年由贝尔实验室制造，如今泛指一切以半导体材料为基础的单一元件，包括各种半导体材料制成的二极管、三极管、场效应管、晶闸管等，晶体管作为一种可变电流开关，能够基于输入电压控制输出电流，且具有自控开合、速度快等特点。
晶体管可以算得上现代微处理器最核心组成，目前微处理器中集成了数十亿个近乎完全相同的晶体管，因此，提高晶体管的能和密度是提高微处理器工作能的最直接方法。
摩尔定律定义诞生于1965年，是由英特尔（Intel）创始人之一戈登·摩尔（Gordon Moore）提出，揭示信息技术进步的速度。
指当价格不变时，集成电路上可容纳的元器件的数目，约每隔18-24个月便会增加一倍，能也将提升一倍。换言之，每一美元所能买到的电脑能，将每隔18-24个月翻一倍以上。
早期晶体管的缩小都是类二维的，为了满足摩尔定律，会将晶体管长宽各缩小到原来的0.7，从而获得面积缩小近一半的目的（0.7*0.7≈0.5）。
根据摩尔定律，制程节点以0.7倍（实际为根号2的倒数）递减逼近物理极限，从1μm、0.8μm、0.5μm、0.35μm、0.25μm、0.18μm、0.13μm、90nm、65nm、45nm、32nm、22nm、16nm、10nm、7nm、5nm、3nm……
此外还增加如28nm、20nm等半节点，都是根据传统国际半导体技术路线图规定，即制程节点代数以晶体管半节距（half-pitch）或栅极长度（gate length）等特征尺寸（CD，critical dimension）来表示得出的结果。
但是节点的演变没有完全遵循既定方向发展，尤其在20/22nm引入FinFET以后，最小金属间距减小变得很慢，厂商为了凸显出自家先进，故意将半节距的定义模糊，开始混乱起来。
下面是英特尔、台积电和格芯三家不同的定义细节：
信息源：WikiChip
从上图中，可知为什么英特尔10nm和台积电7nm属于同等级别。而目前拉开这两家晶圆厂差距是不良率问题，在10nm、7nm的关键节点上，英特尔被台积电完爆，挤牙膏式的“+”、“++”工艺进阶寒凉了不少粉丝的心，一个科技界的指路明灯变成了普通的赚钱机器。
摩尔定律之瓶颈摩尔定律目标是制造更小、更好的微处理器，但是事实证明这件事情变得越来越难。
图源 | Ars Technica
芯片单位面积上可集成的与元件数量一定会达到极限，只是没有人可以告知我们，这个极限到底是多少，到底什么时候才会达到这个极限？
技术角度随着硅片上线路密度的增加，其工艺复杂和差错率就会呈指数形式增长，同时也大大增加了全面测试的难度。
试想，如果芯片内连接晶体管的线宽达到nm级，相当于几个原子的大小，在这种情况下，材料的物理、化学能都将会发生质的变化，致使采用现行工艺的半导体失去正常工作的能力，摩尔定律也就走到了尽头。
而放眼当下，最大的制约摩尔定律前行的应该就是光刻工艺的发展了。对于最先进的EUV技术来说，不仅光刻设备是瓶颈，材料甚至光罩上的pellicle也是瓶颈。
设备角度光刻设备难点在于要提供精度与产率兼备的设备系统，不管是光学系统的精度还是运动结构都是难点。
简单举例来说一个，一个镜片上有一个2nm的凹坑，拿来当放大镜一点毛病没有，用到90nm节点镜头可能也可接受，更高精度的呢?当然现有的10nm是依靠多重图形实现的，并不能一次光刻实现。
但是多重图形方案也带来了两个问题：一次光刻下的工程误差冗余要转嫁到多重图形方案中，所以光刻设备的控制精度实际要进一步提升；多重图案即使用SADP技术，也需要多次光刻实现，这就需要更多的光刻设备来维持一个代工厂的芯片周转率。
精度要求高、需求量大，因此产能有限，这也从另一个角度回答了为什么英特尔10nm标识限量的原因（上述提到的是良率问题）。
经济角度目前开发一款7nm芯片成本是3亿美元，5nm预测是5亿美元，而3nm很可能到10亿美元。
投资建设一个新7nm工厂是150亿美元，那么5nm工厂将需要投资300亿美元，3nm则理论上是600亿美元。
此外，作为工艺环节不可缺少的光刻机厂商，ASML仅对EUV研发投入就达到90亿欧元之巨（听说也是向英特尔、台积电、三星等巨头筹资入股才完成的）。
五大半导体厂商答卷英特尔-英雄迟暮制程工艺上，Intel 从2015年到2019上半年都耕耘14nm工艺；10nm工艺说是在2019年6月份量产了，首发平台是Ice Lake处理器，6月份出货，其他10nm工艺产品将到2020及2021 年推出。
下一代7nm预计会在2021年量产，将首次采用 EUV 光刻工艺，相比10nm工艺晶体管密度翻倍，每瓦能提升20%，设计复杂度降低4倍。
从Intel公布的7nm工艺的具体细节来看，晶体管密度翻倍没有什么意外，正常都应该是这样，不过每瓦能提升20%，这个数据要比预期更低，说明在10nm之后，Intel的先进工艺在能提升方面遇到瓶颈。
图源 | 英特尔官网
另据外媒报道，今年IEEE国际电子设备会议(IEDM)上，英特尔发布2019年到2029年未来十年制造工艺扩展路线图，计划用10年将制造工艺由10nm升级至1.4nm。期间每两年升级一次，每代会有+和++两个迭代版本，其中10nm稍有不同，其包含10nm++和10nm+++两个迭代版本。
台积电-进阶的巨人台积电是全球7nm工艺的晶圆厂的最大赢家，官方表示市面上所有用7nm芯片，均由台积电生产。
数据显示，截至2019年6月份，台积电7nm已经获得了60个NTO(New Tape Out的缩写，也就是新产品流片)，预测在2019年这个数字也将会突破100个。
台积电今年还推出7nm+工艺，作为其首个使用EUV光刻技术的节点，逻辑密度是前一代工艺的1.2倍，良率表现和7nm相比也不分伯仲。
随后，台积电将推出了6nm工艺，按照台积电的说法，这个工艺将会在未来相当长的一段时间内扮演重要的角色。
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